用钱堆出来的FinFET工艺(4)

其实在2013年，英特尔就设想通过提供2.7倍密度的自对准四轴图形（SAQP，self-aligned double patterning）、有源栅极上接触（COAG，Contact Over Active Gate）、金属钴（Co）互连以及第一代Foveros和第二代EMIB等新封装技术，计划在2016年推出10nm工艺取代14nm工艺。据悉，英特尔为了提高芯片性能，在10纳米工艺开始引入金属钴在MO和M1取代氮化钽（TaN）做侧壁层，导致工艺研发进展缓慢。
2017年英特尔宣布了公司第三代10纳米FinFET工艺，使用的超微缩技术（hyper scaling），充分运用了多图案成形设计（multi-patterning schemes），晶体管栅极间距由14纳米工艺的70纳米减少至10纳米工艺的54纳米，最小金属间距由52纳米缩小到36纳米，据称10纳米工艺芯片逻辑晶体管密度是14纳米工艺的2.7倍，达到每平方毫米超过1亿个晶体管，但一直到2019年5月，才正式公布代号Ice Lake的处理器。

2019年英特尔在投资者会议（Investor Meeting）上展示了技术创新路线（Relentless Innovation Continues），为10纳米规划了10 和10 ；并表示2021年才会推出7纳米，也明确表示采用EUV方案。7nm工艺相比10nm工艺晶体管密度翻倍，每瓦性能提升20%，设计复杂度降低了4倍。